控制走线方向

在PCB布线时，相邻层的走线方向成正交结构，应避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰。当PCB布线受到结构限制(如某些背板)难以避免出现平行布线时，特别是当信号速率较高时，应考虑用地平面隔离各布线层，用地线隔离各信号线。相邻层的走线方向示意图如图4-38所示。

检查走线的开环和闭环

在PCB布线时，为了避免布线产生的“天线效应”，减少不必要的干扰辐射和接收，一般不允许出现一端浮空的布线(Dangling Line)形式(如图4-39(a)所示)，否则可能带来不可预知的结果。

图4-38　相邻层的走线方向示意图

图4-39　避免一端浮空的布线形式

要防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题，而自环将引起辐射干扰。

控制走线的长度

1.使走线长度尽可能的短

在PCB布线时，应该使走线长度尽可能的短，以减少由走线长度带来的干扰问题，示意图如图4-40所示。

图4-40　走线长度控制示意图

2.调整走线长度

数字电路系统对时序有严格的要求，为了满足信号时序的要求，对PCB上的信号走线长度进行调整已经成为PCB设计工作的一部分。

走线长度的调整包括以下两个方面的要求。

① 要求走线长度保持一致，保证信号同步到达若干个接收器。有时在PCB上的一组信号线之间存在相关性，如总线，这时就需要对其长度进行校正，因为需要信号在接收端同步。调整方法就是找出其中最长的那根走线，然后将其他走线调整到等长。

② 控制两个器件之间的走线延迟为某一个特定值，如控制器件A、B之间的导线延迟为1ns，而这样的要求往往由电路设计者提出，但由PCB工程师去实现。需要注意的是，在PCB上的信号传播速度是与PCB的材料、走线的结构、走线的宽度、过孔等因素相关的。通过信号传播速度，可以计算出所要求的走线延迟对应的走线长度。

走线长度的调整常采用的是蛇形线的方式，更多的内容请参考8.2.8节。

控制走线分支的长度

在PCB布线时，应尽量控制走线分支的长度，使分支的长度尽量短。另外，一般要求走线延时t delay ≤t rise /20，其中t rise 是数字信号的上升时间。走线分支长度控制示意图如图4-41所示。

图4-41　走线分支长度控制示意图

拐角设计

在PCB布线时，走线拐弯是不可避免的，当走线出现直角拐角时，在拐角处会产生额外的寄生电容和寄生电感，如图4-42所示。走线拐弯的拐角应避免设计成锐角和直角形式，以免产生不必要的辐射，同时锐角和直角形式的工艺性能也不好。要求所有线与线的夹角应大于等于135°。在走线确实需要直角拐角的情况下，可以采取两种改进方法：一种是将90°拐角变成两个45°拐角;另一种是采用圆角，如图4-43所示。圆角方式是最好的，45°拐角可以用到10GHz频率上。对于45°拐角走线，拐角长度最好满足L≥3W。

图4-42　直角拐角的高频等效电路

图4-43　拐角设计

差分对走线

为了避免不理想返回路径的影响，可以采用差分对走线。为了获得较好的信号完整性，可以选用差分对走线来实现高速信号的传输。前面介绍的LVDS电平的传输采用的就是差分传输线的方式。

差分信号传输有很多优点，如下所示。

① 输出驱动总的di/dt会大幅降低，从而减小了轨道塌陷和潜在的电磁干扰。

② 与单端放大器相比，接收器中的差分放大器有更高的增益。

③ 差分信号在一对紧耦合差分对中传输时，在返回路径中对付串扰和突变的鲁棒性更好。

④ 因为每个信号都有自己的返回路径，所以差分信号通过接插件或封装时，不易受到开关噪声的干扰。

差分信号传输的缺点如下所示。

① 如果不对差分信号进行恰当的平衡或滤波，或者存在任何共模信号，就可能会产生EMI问题。

② 与单端信号相比，传输差分信号需要双倍的信号线。

PCB上的差分对走线如图4-44所示。

图4-44　PCB上的差分对走线

设计差分对走线时，要遵循以下原则。

① 保持差分对的两信号走线之间的距离S在整个走线上为常数。

② 确保D>2S，以最小化两个差分对信号之间的串扰。

③ 使差分对的两信号走线之间的距离S满足S=3H，以便使元件的反射阻抗最小化。

④ 将两差分信号线的长度保持相等，以消除信号的相位差。

⑤ 避免在差分对上使用多个过孔，因为过孔会产生阻抗不匹配和电感。

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控制PCB导线的阻抗和走线终端匹配

在高速数字电路PCB和射频电路PCB中，对PCB导线的阻抗是有要求的，需要控制PCB导线的阻抗。在PCB布线时，同一网络的线宽应保持一致。由于线宽的变化会造成线路特性阻抗的不均匀，对高速数字电路传输的信号会产生反射，故在设计中应该尽量避免出现这种情况。在某些条件下，如接插件引出线、BGA封装的引出线等类似的结构中，如果无法避免线宽的变化，应该尽量控制和减少中间不一致部分的有效长度。

在高速数字电路中，当PCB布线的延迟时间大于信号上升时间(或下降时间)的1/4时，该布线即可以看成传输线。为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的终端匹配方法，所选择的匹配方法与网络的连接方式和布线的拓扑结构有关(更多的内容请参考10.1.10节)。

设计接地保护走线

在模拟电路的PCB设计中，保护走线被广泛地使用，例如，在一个没有完整的地平面的两层板中，如果在一个敏感的音频输入电路的走线两边并行走一对接地的走线，则串扰可以减少一个数量级。

在数字电路中，可以采用一个完整的接地平面取代接地保护走线，如图4-45所示，但接地保护走线在很多地方比完整的接地平面更有优势。

图4-45　接地保护走线实例

根据经验，在两条微带线之间插入两端接地的第三条线，两条微带之间的耦合则会减半。如果第三条线通过很多通孔连接到接地平面，则它们的耦合将进一步减小。如果有不止一个接地平面，则要在每条保护走线的两端接地，而不要在中间接地。

注意： 在数字电路中，如果两条走线之间的距离(间距)足够并允许引入一条保护走线，则两条走线相互之间的耦合通常已经很低，也就没有必要设置一条接地保护走线了。

防止走线谐振

如图4-46所示，在PCB布线时，布线长度不得与其波长成整数倍关系，以免产生谐振现象。

图4-46　防止走线谐振

布线的一些工艺要求

1.布线范围

布线范围尺寸要求如表4-1所示，包括内/外层线路及铜箔距板边、非金属化孔壁的尺寸。

表4-1 布线范围尺寸要求 单位：mm(mil)

2.布线的线宽和线距

在组装密度许可的情况下，应尽量选用较低密度布线设计，以提高无缺陷和可靠性的制造能力。目前，一般厂家的加工能力为：最小线宽为0.127mm(5mil)，最小线距为0.127mm (5mil)。常用的布线密度设计参考如表4-2所示。

表4-2　布线密度设计参考 单位：mm(mil)

3.导线与片式元器件焊盘的连接

连接导线与片式元器件焊盘时，原则上可以在任意点连接。但对采用再流焊进行焊接的片式元器件焊盘，最好按以下原则设计。

① 对于采用两个焊盘安装的元器件，如电阻、电容，与其焊盘连接的印制导线最好从焊盘中心位置对称引出，且与焊盘连接的印制导线必须具有一样宽度，如图4-47所示。对线宽小于0.3mm(12mil)的引出线可以不考虑此条规定。

② 与较宽印制导线连接的焊盘，中间最好通过一段窄的印制导线过渡，这一段窄的印制导线通常被称为“隔热路径”，否则，对于2125(英制即0805)及其以下片式类SMD，焊接时极易出现“立片”缺陷。具体要求如图4-48所示。

图4-47　片式元器件焊盘与印制导线的连接

图4-48　隔热路径的设计

4.导线与SOIC, PLCC, QFP, SOT等器件的焊盘连接

连接导线与SOIC, PLCC, QFP, SOT等器件的焊盘时，一般建议将导线从焊盘两端引出，如图4-49所示。

图4-49　器件焊盘的引出线位置

5.线宽与电流的关系

当信号平均电流比较大时，需要考虑线宽与电流的关系，具体参数可以参考表4-3。在PCB设计加工中常用oz(盎司)作为铜箔的厚度单位。1oz 铜厚指一平方英寸面积内铜箔的重量为一盎，对应的物理厚度为35μm。当铜箔作为导线并通过较大电流时，铜箔宽度与载流量的关系应参考表4-3中的数据降额50%使用。

表4-3　不同厚度、不同宽度的铜箔的载流量

续表